硬件问题
我们建议您先参阅每款芯片的《硬件设计指南》自查。如果仍有疑问，再填写下方表单。
| 客户原理图审查 | ||
|---|---|---|
| 检查类别 | 检查项目 | 检查结果 |
| 电源和地 | 1. 外部供电电源电压及供电电流是否满足需求（500mA 及以上）。是否有正确地考虑电源效率问题。 | 正在加载... |
| 2. 电源输入接口是否有预留 ESD 保护。 | 正在加载... | |
| 3. 芯片所有的电源管脚是否按照要求连接至电源，并放置合适的去耦电容。PA 电源是否有添加 LC（需测试确认） 滤波电路抑制高频谐波。 | 正在加载... | |
| 4. 模拟和数字之间的电源及地是否都有进行很好地隔离处理。 | 正在加载... | |
| 5. 我司芯片唯一接地的管脚在芯片下方，绘制原理图注意是否有添加并连接至地。 | 正在加载... | |
| 6. 如使用模组，模组底部的 Ground PAD 是否接地以获取更好的散热特性。 | 正在加载... | |
| 射频 | 1. 是否有预留 π 型匹配网络（推荐优先采用 CLC 结构）用于外部天线的阻抗匹配。 | 正在加载... |
| 2. 如设计中存在两款天线（内置天线，外置天线），是否有添加兼容电路或是天线开关选择电路。 | 正在加载... | |
| 3. RF 测试点添加的位置是否合适（建议添加在第一个 π 匹配电路之后）。 | 正在加载... | |
| 时钟 | 1. 如有提供型号，无源晶振或是有源晶振的精度，负载电容，电源电压，输出形式等参数是否满足要求。 | 正在加载... |
| 2. 如是 ESP32，XTAL_P 线上建议预留 0R / 50R 的串联电阻。 | 正在加载... | |
| 复位 / 使能 | 1. CHIP_EN / CHIP_PU 需晚于电源上电，外部需添加 RC 延时电路（R=10K，C=0.1uF）。 | 正在加载... |
| 2. CHIP_EN / CHIP_PU 均为高电平有效，不可悬空。 | 正在加载... | |
| 3. 当前不论是 ESP8266EX 还是 ESP32，都建议使用 CHIP_EN / CHIP_PU 进行复位。 | 正在加载... | |
| 睡眠 / 唤醒 | 1. ESP8266EX 如需使用 deep sleep，则需要 XPD_DCDC / GPIO16 或是外部的 GPIO 与 EXT_RSTB 连接进行唤醒。 | 正在加载... |
| 2. ESP8689 如需使用唤醒功能，则需要使用其中一个GPIO口，进行 wake up host。 | 正在加载... | |
| 外置阻容 | 1. 需要保证外置阻容的值及精度的选择均按照我司参考设计中给出的进行设计。 | 正在加载... |
| IO 应用 | 1. 确认 Strap IO 管脚上电状态是否满足待进入模式的需求。 | 正在加载... |
| 2. 使用 GPIO 时需要注意以下事项： * 初始上电状态（WPD，WPU，X） * I/O/T 属性 * IO_MUX function（Any GPIO or Special GPIO） * 驱动电流 * Power Domains * Voltage Tolerance |
正在加载... | |
| 3. GPIO 如不使用，可悬空。 | 正在加载... | |
| 4. 如使用模组，注意某些 GPIO 已被占用的问题或是电平选定。 | 正在加载... | |
| 5. 根据具体通信接口，添加适当地串联匹配电阻/对地电容等。 | 正在加载... | |
| Flash / PSRAM | 1. Flash 的工作电压范围、容量、SPI 模式、读写模式、tVSL 参数等是否满足需求。此处应该有一个 flash 支持 list 可供查询。 | 正在加载... |
| 2. 确认 flash 的 SPI 连接是否正确。两线还是四线连接。 | 正在加载... | |
| 3. SPI Flash 还是 HSPI Flash 取决于我司芯片的工作模式。 | 正在加载... | |
| 4. PSRAM 除 CS 和 CLK，其他可与 flash 复用管脚，需通过片选信号选择哪个从设备进行工作。 | 正在加载... | |
| UART | 1. U0RXD 走线上需串联 500 欧姆的电阻抑制 80MHz 谐波。 | 正在加载... |
| 封装 | 1. 确认WIFI芯片封装（pin定义，pin顺序）是否与其使用芯片型号的 Datasheet 相匹配 | 正在加载... |
| 其他 | 1. 客户其他部分电路检查尽可能自行处理，我们会适当地协助检查。 | 正在加载... |
| 客户 PCB Layout 审查 | ||
| 检查类别 | PCB Layout 检查项目 | 检查结果 |
| PCB 检查 | 1. 确认 PCB 设计的层数，建议优先采用 4 层板设计。 | 正在加载... |
| 2. PCB 板层的设置是否满足要求。RF 走线需在表层，且需选择相邻 GND 层作为参考层。 | 正在加载... | |
| 3. PCB 的 DRC 检查请自行处理。 | 正在加载... | |
| 电源和地 | 1. 电源输入接口的 ESD 管是否有靠近端口放置。 | 正在加载... |
| 2. 电源走线进入芯片之前是否有添加 10uF 去耦电容。情况允许，可搭配 0.1uF 电容一起使用。 | 正在加载... | |
| 3. ESP8266EX / ESP8089 / ESP8285 主干电源走线线宽是否有保持 15mil 及以上。ESP32 的主干电源走线线宽是否有保持 20mil 及以上。电源走线不可有锐角。电源走线上的过孔大小是否合适。 | 正在加载... | |
| 4. 芯片所有电源管脚是否按照要求进行连接。去耦电容是否有靠近电源管脚放置。PA 电源添加的 LC 滤波电路是否有靠近管脚放置。去耦电容的接地脚是否都有就近打地孔。 | 正在加载... | |
| 5. 芯片底部的 Ground PAD 是否有至少通过 9 个地孔连接到地平面。 | 正在加载... | |
| 6. 如使用模组，建议将模组底部的散热焊盘连接至底板。 | 正在加载... | |
| 7. 模拟和数字之间的电源及地是否都有进行很好地隔离处理。电源 / 地平面分割是否合理。 | 正在加载... | |
| 8. 采用电源层铺铜时，需检查是否有铜皮宽度过窄的情况，使其产生电流瓶颈？避免因为地孔过密而影响电源铜皮的载流量。 | 正在加载... | |
| 射频 | 1. RF 走线须做 50 欧姆单端阻抗控制。 | 正在加载... |
| 2. RF 走线线宽是否有突变。是否存在分支走线。是否有采用 135°走线或圆弧走线。RF 走线两侧是否有密集地孔进行屏蔽。RF 走线需尽量短。 | 正在加载... | |
| 3. 芯片到天线的 RF 走线是否有过孔，天线需与芯片在同一层。 | 正在加载... | |
| 4. RF 次表层 / 相邻层是否有完整地平面。对于两层板设计，RF 走线下方不可有任何走线且尽量保证完整地平面。 | 正在加载... | |
| 5. RF 走线上预留的 π 型匹配电路中的元器件尽可能地放在同一个方向上。铺铜须尽可能避免毛刺。 | 正在加载... | |
| 6. RF 走线附近不能有高频信号线。RF 上的天线必须远离所有传输高频信号的器件，比如晶振，DDR，一些高频时钟（SDIO_CLK 等）。USB 端口、USB 转串口信号的芯片、UART 信号线（包括走线、过孔、测试点、插针引脚等）都必须尽可能地远离天线。且 UART 信号线做包地处理，周围加地孔屏蔽。 | 正在加载... | |
| 7. 如使用 PCB 板载天线（建议采用 Type-A）， 则天线下方是否有做净空处理。天线的馈点和地的连接是否正确。 | 正在加载... | |
| 8. 当使用模组且模组上使用的是 PCB 板载天线时，需将模组尽可能的放置在底板角落处（避免周边器件的影响），同时须将 PCB 板载天线区域伸出板外以确保最佳的 RF 性能。 | 正在加载... | |
| 时钟 | 1. 晶振与芯片的距离是否合适。 | 正在加载... |
| 2. 晶振的时钟走线是否有打孔或是交叉。晶振周围是否有进行铺铜及密集地孔隔离。 | 正在加载... | |
| 3. 晶振外接的对地调节电容是否有靠近晶振左右两侧摆放。注意不要将该电容串接在芯片时钟管脚和晶振走线上。 | 正在加载... | |
| 4. 晶振周围及其下方是否有走其他的信号线。 | 正在加载... | |
| 5. 晶振周围是否有其他敏感元器件，比如其他晶振，电源，磁感器件等。 | 正在加载... | |
| 复位 / 使能 | 1. RC 延时网络是否有靠近芯片管脚放置。 | 正在加载... |
请先根据《客户硬件设计审核项目表》中的建议检查修改。
